Magistrale danych i architektura ALU
- Wykonywanie wszystkich głównych operacji arytmetycznych w jednym cyklu zegarowym
- Wsparcie sprzętowe dla zarządzania obliczeniami numerycznymi i ich dokładnością
- Rejestry skalujące
- Linie opóźniające i bufory cyrkulacyjne
- Bity kontrolne strumieni danych i rozkazów
- Kontrola przepełnienia
Zbiór instrukcji procesora
- Złożone, wyspecjalizowane instrukcje
- Wielokrotne operacje przypadające na jedną instrukcję
Architektura pamięci
- Architektura Harwardzka
- Dostęp do 2-4 komórek pamięci na 1 cykl zegarowy
- Nie jest stosowana pamięć podręczna procesora
Specjalizowane tryby adresowania pamięci
- Dedykowane jednostki generowania adresu
- Specjalizowane tryby adresowania np.:
- Automatyczna inkrementacja adresu
- Adresowanie „modulo” (bufory cyrkulacyjne)
- Bit-reserved (FFT)
- Wsparcie bezpośredniego dostępu do danych
Sterowanie wykonaniem programu
- Sprzętowe wsparcie dla „fast looping”
- „Fast interrupts” dla obsługi operacji wejścia/wyjścia
- Wsparcie trybu debugowania w czasie rzeczywistym
Źrodło:
http://galaxy.eti.pg.gda.pl/katedry/ksa/dydaktyka/Procesory_sygnalowe_i_logika_programowalna//Wyklad.pdf
0 komentarze: